Время задержки основного логического элемента

Время задержки основного логического элемента - Величина времени задержки прохождения сигнала через основной логический элемент, используемый в монолитной интегральной схеме. Для серии монолитных интегральных схем оно может быть определено либо как время задержки прохождения сигнала на типичном основном элементе в данной серии, либо как типичное время задержки прохождения сигнала в основном элементе данной серии.

Технические примечания.

1. Время задержки основного логического элемента не следует путать с временем задержки вход-выход всей монолитной интегральной схемы.

2. Серия включает в себя всю совокупность интегральных схем, объединенных нижеследующими признаками, которые относятся к технологии производства и техническим условиям, но не касаются их функционального предназначения:

а) одинаковая архитектура интегральных схем и программного обеспечения;

б) одинаковая конструкция и применяемая технология; и

в) одинаковые основные характеристики.

Источник:

СПИСОК ТОВАРОВ И ТЕХНОЛОГИЙ ДВОЙНОГО НАЗНАЧЕНИЯ, КОТОРЫЕ МОГУТ БЫТЬ ИСПОЛЬЗОВАНЫ ПРИ СОЗДАНИИ ВООРУЖЕНИЙ И ВОЕННОЙ ТЕХНИКИ И В ОТНОШЕНИИ КОТОРЫХ ОСУЩЕСТВЛЯЕТСЯ ЭКСПОРТНЫЙ КОНТРОЛЬ Утвержден Указом Президента Российской Федерации № 580 от 5 мая 2004 г.